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여러칩을 세로로 겹쳐 쌓는 3차원 실장에 대해, 각 칩을 관통하는 전극을 형성하여, 상하의 칩간 접속기술을 개발하였습니다. Si 웨이퍼를 관통하는 전극을 형성해, 칩의 형태로 잘라 형성할 때까지의 순서를 확립해, 각각의 공정에 있어서의 가공시의 문제를 밝혀내어 해결하였습니다. 관통 전극을 갖춘 LSI를 대량생산하는 것을 가정, 관통 전극을 단시간에 형성하는 방법도 고안하였습니다. Si제의 인터포저 위에 두께 50㎛의 칩 4개가 적층됩니다. Si제의 칩을 에칭하여 비어, 홀을 만들어, 거기에 Cu를 도금하여 충전하는 것으로 가로, 세로 10㎛의 관통 전극을 형성하고, 전극의 간격을 20㎛입니다. ASET의 연구성과 중에서 중요한 점은 관통 전극을 확실하게 형성하는 기술을 확립할 수 있던 것입니다.
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