2017. 7. 28. 08:30 반도체 패키징기술
반도체 공정 미세화의 어려움
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제조기술의 미세화가 이미 90 nm에 이른 현재의 상황에서는 lithography의 mask가격이 10 억원 이상의 고가에 이르게 되고, Transistor가 미세화됨에 따라 게이트 산화막의 tunneling 현상으로 gate 누설전류가 급증하게 되어 제조공정이 0.1um이하의 Transistor에서는 대기시의 leak전류가 동작시의 소비전류의 1/3까지 증가하게 될 것으로 예상되어 소비전력의 억제에도 큰 걸림돌이 될 것이라는 점입니다. 또한 배선의 미세화에 따른 배선지연시간이 증가하여 고속화에도 어려운 점이 많은 것으로 알려져 있습니다. 또한 개발기간이 10 개월 이상이 걸려서 최근 Digital Convergence시대에 신속한 대응이 어렵다는 심각한 단점도 가지고 있습니다.
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