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  1. 2016.01.29 반도체 적층기술의 소개

 

Stacked chip size package의 단면

 

상기그림과 같이 위의 반도체 패키지의 핵심기술은 바로 실장면적을 이용하여 다이(die)를 서로 접착시켜 적층하는 기술입니다. 다이 위에 다이를 더 얹어 패키지 부피의 증가 없이도 메모리의 용량을 배가시키거나, 하나의 칩으로 통합시키기 어려운 복합기능을 한 패키지 안에서 해결할 수 있게 하는 기술입니다. 예를 들어 Stacked CSP는 다이의 두께를 7 mil(1 mil = 0.001 inch)로 줄이는 기술을 사용하여 한패키지 안에 다양한 칩의 조합이 가능합니다. 32MB 플래쉬 메모리칩과 4MB SRAM(Static RAM)칩의 조합, 로직 칩과 플래쉬 메모리 칩의 조합, 또는 디지털처리 칩과 아날로그처리 칩의 조합, DSP와 플래시 메모리 칩의 조합 등과 같이 다양한 칩의 조합이 가능함으로써 좀 더 얇고 작은 모바일 및 통신기기의 생산을 가능케 하고 있습니다.

 

 

 

 

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Posted by 티씨씨

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