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Die Attach 접착제는  충분한 접착 강도 및 필요한 열전도도와 전기전도도를 보유해야만 합니다.

⑴ 접착 강도
A. Bondline  Thickness : 일반적으로 Bondline Thickness는 25㎛정도가 가장 적합하다고 알려져 왔습니다. Bondline Thickness가 접착 강도에 미치는 영향은 여러모로 연구된 바 있으며 일반적으로 Bondline Thickness가 커질수록 그에 따른 접착 강도는 떨어진다는 결론이 나왔습니다. 반면에 Bondline Thickness가 5㎛미만이고 Filler 크기와 비슷할 경우에는 그에 따르는 접착 강도도 약하다는 것이 실험을 통해서 밝혀진바 있습니다.
B. Fillet : Small Die의 경우 접착 강도의 상당한 비율은 Fillet에 의존하나 Fillet이 너무 높은 경우는 Die 옆면을 통해 생길 수 있는 Resin Bleed 즉, Kerf Creep이라는 현상으로 인해 Wirebonding Pad의 Organic Contamination을 초래할 수 있습니다.
C. Void : 앞에서도 언급했듯이 Solvent를 함유하고 있는 접착제 System들은 경화 시 Void가 형성될 가능성이 매우 높습니다. Small Die의 경우 Void는 Wirebonding시 불충분한 접착 강도를 초래할 수 있으므로 Void의 정도 기준은 최소한 Wirebonding 공정에서 충분한 접착 강도를 보유할 수 있도록 고려해서 정해야만 합니다.

⑵ 열전도도
A. Void : Void는 접착제층의 전열저항도에 영향을 줍니다. 그러나 통상의 PDIP, PLCC, SOIC, PQFP Package의 경우, 50%정도의 Void까지도 Junction부터 Ambient까지의 전열 저항치수, 즉  에 큰영향을 미치지 않습니다. 그 이유는 다음 예에서 찾아 볼수있으며 하기에 명시된 30℃/W의  는 30℃의 Moving Air내에서 PDIP이 나타내는 전열저항치수입니다.
 의 정의는 다음과 같습니다.

위의 공식에서 만약 Junction Temperature를 섭씨 150℃로 제한했을때 Power Dissipation은 다음과 같습니다.

최악의 경우 Bond Line내에 50%의 Void가 형성되었을 경우 Void는 를 대략 2℃/W정도 증가시키는 역할을 합니다. 그때의 Dissipation은

결국 50% Void가 초래하는 Power Handling 능력 감소는 4W에서 3.75W까지로 약 6% 정도의 상당히 적은 양입니다.

⑶ 전기 전도도
Ag-Epoxy의 Volume Resistivity는 경화 조건에 따라 그 수치에 차이가 날 수 있으므로 Technical Data상에 제시된 경화 조건을 적용하지 않을 경우는 반드시 경화된 접착제가 용도에 적합한 Volume Resistivity를 나타내는지 확인해야만 합니다.

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다양한 Stack 패키지 기술

MCM-V는 기존의 50-300㎛ 선폭을 유지하면서 패키지 효율을 수백% 향상시킨 획기적인 방법입니다. 이는 MCM 자체의 2-D 고집적와 3-D stack 방법의 고밀도를 복합한 방법으로서 SMT, MCM에 비교할 때 단위면적 당 연결 개수를 10배 이상 개선한 것으로 향후 Irvine Sensor는 1000개의 칩을 stack할 경우 수천 배의 단위 면적 당 연결 개수를 증가 시킬 수 있다고 발표했습니다. 이러한 관점에서 볼 때 향후 2가지 주된 stack 기술이 발전될 것으로 보이고 있습니다. 첫째, 같은 형태의 칩 stack: 예를 들면 메모리 칩 등, 둘째, 2-D MCM을 stack하는 방법. 이외에도 패키지를 stack하는 방법도 있다(상기그림참조). 가장 보편적인 stack 기술은 휴대폰에 사용되는 3-D stack chip CSP라 할 수 있습니다. 그 외에도 stack MCM의 경우 여러 가지 방법을 사용하여 2-D MCM을 stack하기도 합니다. 주된 활용은 주로 우주항공산업용입니다. 더욱 진보된 stack 기술은 stack wafer 기술이라 할 수 있습니다. 그러나 여러 가지 기술적 문제로 인해 현재 기초적인 단계이지만 여러 회사가 개발 중에 있습니다.

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반도체 Assembly 공정에 있어 작업성에 영향을 줄 수 있는 중요한 Factor중의 하나는 Wire Bondability입니다.  Wirebonding시의 문제점은 첫째, 부적절한 Cure조건으로 인해 접착제의 경화가 완전히 이루어 지지 않거나 접착제의 Elastic Modulus값이 지나치게 낮을 경우 발생하며 그 Mechanism은 접착제가 Wire Bonder의 Ultrasonic Energy를 흡수하게 되는 일명 "Cushion" 현상이 생기기 때문입니다. 따라서 Die Size가 작을 경우 BNS(Bond-No-Stick)나 낮은 Ball Shear Strength를 나타낼 수 있으며  이는 신뢰성 Test시 Failure의 원인이 될 수 있습니다. 둘째, 경화 중에 발생되는 Fume이나 Bleed현상으로 인한 Silicon Chip과 Leadframe상의 Organic Contamination이 BNS를 유발시킬 수 있습니다. 셋째, 심한 Die Tilt가 있는 경우 Wirebonding시 Chip Damage및 Bonding불량이 발생할 수 있습니다. 넷째, Copper Leadframe의 경우 Adhesive의 Modulus가 높고 Die Size가 크면 열팽창계수 차이로 인해 Warpage가 발생되기 때문에 Wirebonding시 Chip Delamination, 심한 경우 Chip Crack까지도 발생될 수 있습니다. 이러한경우 Process Change없이도 Die Tilt와 Bondline Thickness를 자체적으로 Control할 수 있는 Spacer가 함유된 접착제를 사용하면 더욱더 안정된 제품생산이 가능하며 Adhesive 생산업체는 이러한 접착제 생산에 계속적으로 연구개발에 박차를 가하고 있습니다.

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